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摘要：在SoC設計中，信號之間的耦合作用會產生信號完整性問題，忽視信號完整性問題可能導致信號之間產生串擾，可靠性、可制造性和系統性能也會降低，本文介紹在ASIC芯片設計中解決信號完整性問題的方法。

對于ASIC(專用集成電路)的設計來說，由于標準單元的應用、開發周期更短以及單元之間更寬松的保護區隔等原因，造成了標準單元性能的浪費。因此，高端ASIC芯片設計的關鍵是確保用較短的開發時間交付高性能的芯片。

隨著工藝技術的發展，導致信號串擾的機會增加了。金屬布線層數持續增加：從0.35um工藝的4層或者5層增加到0.13um工藝中的超過7層金屬布線層。隨著布線層數的增加，相鄰的溝道電容也會增加。另外，目前復雜設計中的電路門數的劇增使得更多、更長的互連線成為必要。長線上的電阻會增加，而越來越細的金屬線同樣也會導致電阻的增加，這是因為互連線的橫斷面減小的緣故。即使采用現有的銅線互連工藝也并不能夠解決這方面的問題，僅僅只是延緩了解決電阻問題的時間。

很明顯，這些相鄰信號線之間的影響支配著設計的決策，而且要求采用與過去不同的、更加精確的模型。一個信號對另一個信號的影響與信號之間的相對相位有關。對相位一致的信號來說，在0.5mm長的信號線上連接著小接收器和發送器的受害網絡會被加速30%。而對于1mm長的信號線來說，受害網絡則會被加速40%。對相位相反的信號來說，在0.5mm長的信號線上連接著小接收器和發送器的受害網絡會減速70%，而當信號線長度為1mm時，信號的減速則會超過100%。

解決信號串擾問題的一種方法是增加金屬信號線之間的間距。加倍信號線的間距，就可以將0.5mm信號線上的信號串擾由70%減小到20%。而長的信號線(1mm信號線)上的干擾也會從100%降低到40%。然而，信號之間的串擾依然存在，而且依靠加倍金屬線間距來減小信號之間串擾的方法會增加芯片面積并加大布線的難度。

采取屏蔽措施

解決上述問題的另外一種辦法就是采取屏蔽措施。在信號線的兩邊加上電源或者地線，信號串擾就會極大地減小。在系統中加入屏蔽措施的同時還要求所有的元器件具有良好的旁路，同時應該確保電源和地應該盡可能“干凈”。事實上，從面積的角度來看這種解決方案比加倍金屬線間距的辦法還要糟糕，這是因為在這種情況下信號線的間距是最小線間距的4倍，所以，這種將地線間隔排列的方法會使布線的復雜度提高一個數量級。

然而對于有的信號線來說屏蔽的方法可能更合適，例如時鐘線具有非常高的速度并且最大的驅動器和緩沖器都連接在這樣的信號線上。鎖相環技術可以補償驅動器和緩沖器上額外的信號延時。合適的布局布線確保時鐘信號周圍形成一個隔離的環境，從而將時鐘信號對數據信號的干擾減到最小。

在這種方法中，設計工程師采用提取和分析工具來檢測那些容易出現信號完整性問題的區域，然后選擇其中的一些區域并解決這方面的問題。如果存在問題的信號線相互隔離，重新布線就能解決問題。比較簡單的做法是改變驅動器大小并且在受害網絡上增加緩沖器。

邏輯綜合過程總是根據線上負載的近似估算值來選擇合適的驅動器。一般來說，邏輯綜合總是選擇更強的驅動器來實現預期負載的過度補償。然而在物理設計完成之前負載實際上是不可知的，并且與預期的負載情況相比，實際負載可能會在-70%到+200%的范圍內變化。最壞的一種情況可能是短線上過大的驅動器緊接一條負載很輕的長線。驅動器問題的一種解決方法是用緩沖器來分割長線。這樣可以減小線的長度和耦合電容，同樣還可以將緩沖器輸入端的負載降低到單個負載的水平。這種技術確保在緩沖器布局布線過程中做較小的改動就可以確保底層規劃和優化的實施。在設計流程中加入靜態時序分析步驟可以處理噪聲和延遲問題。這樣做的目的是將解決串擾和時序的步驟集成到一個流程里。首先這些工具提取布局布線后的寄生參數。其次，根據提取的負載模型在不考慮任何串擾影響的情況下計算出信號延時。這些提取的延時接下來會標注到設計里并且使用靜態時序分析工具來判定不正確的時序。在得到時序窗口的第一次近似結果之后，設計工程師加入因為串擾而導致的延時并且檢查時序是否會超出分配的時序窗口。完整的設計流程要求實施三次靜態時序分析。