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將cadence allegro的brd文件導入AD中有2種方法：/ o+ H9 `) i0 h4 a
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1。直接轉換。AD summer 08 or winter 09已提供之間import的功能了。# b6 h3 C6 m4 \5 q3 R  z: f. u

具體操作見Altium公司主頁的Allegro importer流程：http://www.altium.com/products/altium-designer/features/summer08.cfm#4 [. Q8 i  H3 h, w
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PS:AD summer 08以下版本不支持導入allegro的brd文件，但是支持導入Orcad layout的max文件；但同為cadence的產品，不能導入allegro layout的brd文件。
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2。對于低版本的中Altium Designer，Allegro pcb（brd文件）需要通過其他一些途徑實現，以Altium Designer 6.6為例介紹將Allegro的brd板子導入AD中。) ~+ w  T6 G. Q# E9 M; \% B
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基本思想是用CAM文件，具體步驟：, d7 w" \8 t  Z/ u! D+ ^+ {

1、從Allegro PCB Editor中導出Gerber文件和IPC網表文件（不要IPC網表也可以，不過那樣導入的PCB網絡名是AD隨機命名的）。也可以導出ODB++文件（可能還是需要IPC網表），我覺得這個比Gerber方便。Allegro需要安裝第三方軟件才能輸出ODB++，這個在導出時會提示下載的（軟件是free的）。
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2、在AD中新建一個CAM文件。

3、通過AD的File/Import導入Allegro輸出的Gerber/ODB++，（可選）通過File/Import/Net List導入IPC網表。

4、使用Tool/Netlist/Extract提取導入的Gerber/ODB++的網絡（將相連的Track視為同一網絡，網絡名隨機生成）。- L3 e1 |% ~# A' v9 a5 m# D9 Z- d0 z

5、（可選）通過File Import/NetList導入IPC網表。如果3中已導入，忽略本步。" C0 i5 e7 @5 u& ^" t) _) ?5 Z

6、通過Tool/NetList/Campare將Extrat的網表和IPC網表進行比較，從而將網絡（大部分）命名為Allegro中原來的網絡名。5 a2 V( a8 Q- h- h: T; D

7、通過File/Export/Export to PCB，將CAM文件導出到PCB。至此基本完成了導入功能，但是所有的元件已經分解成了Pad，overlay上的Designator也已經不再是Text型。

8、元件的“恢復”：選中一個元件的所有primitive，將其作為一個Union，然后使用準備好的封裝進行替換。這個可能比較費時了:-)其實也可以不準備封裝，直接選中一個元件的所有primitive，復制到PCB library的新建空元件中，就制成了一個和原來一樣的封裝了。
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9、也可以這樣恢復元件：建一個不包括任務元素的PCB封裝，放置到要恢復的元件附近，然后將元件的primitive加入到這個元件中（右鍵菜單中找）。
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總結：通過1-7步可以完成在Altium Designer中打開Allegro的brd文件，也可以用來提取Allegro的封裝，通過手動元件恢復，可以重建原brd文件。

P.S.：也可以通過從Gerber和ODB++等CAM文件中Reverse Engine出PCB來，但是需要自己重新命名AD中對應的封裝或重新導入封裝。: ]9 w/ V# J! H1 f4 d$ d
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如何快速積累PCB設計經驗？

1.學習SI,PI,EMC設計的基本原理

2.向高手學，而不是老手學。高手和老手不是一個概念，高手通常是有扎實的基礎理論，在實踐中總結出適合自己的經驗。而老手只不過是理論的驗證者，重復工作的經驗之家。# [. T- o% m- K, N, |/ v3 a

3.仔細分析學到的經驗做法，對錯與否，經驗的設計適用范圍等。
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4.設計中仿真得到一個預期的性能目標。仿真不能解決一切問題，但是仿真可以幫助我們快速積累正確的經驗，縮短開發周期。
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5.后期測試，對比仿真結果，哪些問題或者設計目標達到了預期的結果，哪些沒達到預期的結果。為什么？涉及到的其他缺陷沒考慮到，分析深層次的原因，及時總結記錄。
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6.下一次設計把積累的經驗用上，重復這一過程，再測試，驗證以前的問題是否解決，還有什么沒解決的足夠好，為什么？分析再積累，做到每板均有提高！7 D) ?/ C. K* n4 `" L$ O3 u


硬件設計流程, Q1 j4 I9 ]: v  |& D% ?2 d9 Z

原理圖邏輯功能設計，生成netlist

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PCB板數據庫準備板框，層疊，電源及地布局* v( V/ U. h$ I" V

          ↓
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check DRC,導入netlist
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          ↓* W: o  s' m( Q- E
& Y! W- p! q5 W$ V  e
關鍵器件預布局1 Y' O* m$ z( P  C

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布線前仿真，解空間分析，約束設計，SI，PI仿真，設計調整% |; `* F: u0 u8 e! y

         ↓

約束驅動空間布局，手工布局, t5 [0 s6 h" r( g- t& B

         ↓3 ?: w8 R8 t, y3 `$ }( C

約束驅動布線，自動布線，手工拉線，可能需要調整層疊設計
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        ↓2 N9 y, A3 X0 X$ B9 t+ A; E, _5 V
' }- n: k% v2 e) y+ J( s# J8 K
布線后仿真
0 }( r, d6 Q# U
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修改設計，布線后驗證2 l7 X& C% ?7 K- p0 L0 C

        ↓

設計輸出，PCB板加工
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        ↓% p( B6 C& |/ K& M/ z
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焊接，PCB功能調試，電磁及產品性能測試! k, C+ q" |( `$ i. I* o" C
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思考：* D# _( {; _" k3 ^2 U. K$ U
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1）是否每個芯片電源管腳周圍加0.1uf電容去耦？% Y  `# H7 O7 z

低速電路適用（保證電源完整性）
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PS：電容去耦的原理？去耦電容的值多大，什么類型的電容合適？放幾個合適？; c! f9 ]5 M: W- Q
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高速電路則需慎重考慮：或者由于信號上升快，去耦電容設計不對，容易引起系統不穩定（重啟或死機）; I9 G; ?  I. T* r7 o( P
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2）33歐電阻端接方法

涉及到信號的完整性，這里需要考慮電路本身是否存在信號反射，噪聲（反射量）多大？
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33歐電阻只是端接電阻的典型參考設計值，其大小與阻抗（線寬，板層疊結構，板材即介電常數）有關。所以端接電阻可能是22歐或者47歐。另外還要考慮端接電阻擺放的位置是中間段，起始端還是末端。