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隨著IC 器件集成度的提高、設備的逐步小型化和器件的速度愈來愈高，電子產品中的EMI問題也更加嚴重。從系統設備EMC /EMI設計的觀點來看，在設備的PCB設計階段處理好EMC/EMI問題，是使系統設備達到電磁兼容標準最有效、成本最低的手段。本文介紹數字電路PCB設計中的EMI控制技術。

　　1  EMI的產生及抑制原理
　　EMI的產生是由于電磁干擾源通過耦合路徑將能量傳遞給敏感系統造成的。它包括經由導線或公共地線的傳導、通過空間輻射或通過近場耦合三種基本形式。EMI的危害表現為降低傳輸信號質量，對電路或設備造成干擾甚至破壞，使設備不能滿足電磁兼容標準所規定的技術指標要求。
　　為抑制EMI，數字電路的EMI設計應按下列原則進行：
　　●根據相關EMC/EMI技術規范，將指標分解到單板電路，分級控制。
　　●從EMI的三要素即干擾源、能量耦合途徑和敏感系統這三個方面來控制，使電路有平坦的頻響，保證電路正常、穩定工作。
　　●從設備前端設計入手，關注EMC/EMI設計，降低設計成本。

　　2  數字電路PCB的 EMI控制技術
　　在處理各種形式的EMI時，必須具體問題具體分析。在數字電路的PCB設計中，可以從下列幾個方面進行EMI控制。
　　2.1 器件選型
　　在進行EMI設計時，首先要考慮選用器件的速率。任何電路，如果把上升時間為5ns的器件換成上升時間為2.5ns的器件，EMI會提高約4倍。EMI的輻射強度與頻率的平方成正比，最高EMI頻率（fknee）也稱為EMI發射帶寬，它是信號上升時間而不是信號頻率的函數：fknee =0.35/Tr （其中Tr為器件的信號上升時間）
　　這種輻射型EMI的頻率范圍為30MHz到幾個GHz，在這個頻段上，波長很短，電路板上即使非常短的布線也可能成為發射天線。當EMI較高時，電路容易喪失正常的功能。因此，在器件選型上，在保證電路性能要求的前提下，應盡量使用低速芯片，采用合適的驅動/接收電路。另外，由于器件的引線管腳都具有寄生電感和寄生電容，因此在高速設計中，器件封裝形式對信號的影響也是不可忽視的，因為它也是產生EMI輻射的重要因素。一般地，貼片器件的寄生參數小于插裝器件，BGA 封裝的寄生參數小于QFP 封裝。
　　2.2 連接器的選擇與信號端子定義
　　連接器是高速信號傳輸的關鍵環節，也是易產生EMI的薄弱環節。在連接器的端子設計上可多安排地針，減小信號與地的間距，減小連接器中產生輻射的有效信號環路面積，提供低阻抗 回流通路。必要時，要考慮將一些關鍵信號用地針隔離。
　　2.3 疊層設計
　　在成本許可的前提下，增加地線層數量，將信號層緊鄰地平面層可以減少EMI輻射。對于高速PCB，電源層和地線層緊鄰耦合，可降低電源阻抗，從而降低EMI。
　　2.4 布局
　　根據信號電流流向，進行合理的布局，可減小信號間的干擾。合理布局是控制EMI的關鍵。布局的基本原則是：
　　●模擬信號易受數字信號的干擾，模擬電路應與數字電路隔開；
　　●時鐘線是主要的干擾和輻射源，要遠離敏感電路，并使時鐘走線最短；
　　●大電流、大功耗電路盡量避免布置在板中心區域，同時應考慮散熱和輻射的影響；
　　●連接器盡量安排在板的一邊，并遠離高頻電路；
　　●輸入/輸出電路靠近相應連接器，去耦電容靠近相應電源管腳；
　　●充分考慮布局對電源分割的可行性，多電源器件要跨在電源分割區域邊界布放，以有效降低平面分割對EMI的影響；
　　●回流平面（路徑）不分割。
　　2.5 布線
　　●阻抗控制：高速信號線會呈現傳輸線的特性，需要進行阻抗控制，以避免信號的反射、過沖和振鈴，降低EMI輻射。
　　●將信號進行分類，按照不同信號（模擬信號、時鐘信號、I/O信號、總線、電源等）的EMI輻射強度及敏感程度，使干擾源與敏感系統盡可能分離，減小耦合。
　　●嚴格控制時鐘信號（特別是高速時鐘信號）的走線長度、過孔數、跨分割區、端接、布線層、回流路徑等。
　　●信號環路，即信號流出至信號流入形成的回路，是PCB設計中EMI控制的關鍵，在布線時必須加以控制。要了解每一關鍵信號的流向，對于關鍵信號要靠近回流路徑布線，確保其環路面積最小。

對低頻信號，要使電流流經電阻最小的路徑；對高頻信號，要使高頻電流流經電感最小的路徑，而非電阻最小的路徑（見圖1）。對于差模輻射，EMI輻射強度（E）正比于電流、電流環路的面積以及頻率的平方。（其中I是電流、A是環路面積、f是頻率、r是到環路中心的距離，k為常數。）
　　因此當最小電感回流路徑恰好在信號導線下面時，可以減小電流環路面積，從而減少EMI輻射能量。
　　●關鍵信號不得跨越分割區域。
　　●高速差分信號走線盡可能采用緊耦合方式。
　　●確保帶狀線、微帶線及其參考平面符合要求。
　　●去耦電容的引出線應短而寬。
　　●所有信號走線應盡量遠離板邊緣。
　　●對于多點連接網絡，選擇合適的拓撲結構，以減小信 號反射，降低EMI輻射。
　　2.6 電源平面的分割處理
　　●電源層的分割
　　在一個主電源平面上有一個或多個子電源時，要保證各電源區域的連貫性及足夠的銅箔寬度。分割線不必太寬，一般為20～50mil線寬即可，以減少縫隙輻射。
　　●地線層的分割
　　地平面層應保持完整性，避免分割。若必須分割，要區分數字地、模擬地和噪聲地，并在出口處通過一個公共接地點與外部地相連。
　　為了減小電源的邊緣輻射，電源/地平面應遵循20H設計原則，即地平面尺寸比電源平面尺寸大20H（見圖2），這樣邊緣場輻射強度可下降70% 。

　　3  EMI的其它控制手段
　　3.1 電源系統設計
　　●設計低阻抗電源系統，確保在低于fknee頻率范圍內的電源分配系統的阻抗低于目標阻抗。
　　●使用濾波器，控制傳導干擾。
　　●電源去耦。在EMI設計中，提供合理的去耦電容，能使芯片可靠工作，并降低電源中的高頻噪聲，減少EMI。由于導線電感及其它寄生參數的影響，電源及其供電導線響應速度慢，從而會使高速電路中驅動器所需要的瞬時電流不足。合理地設計旁路或去耦電容以及電源層的分布電容，能在電源響應之前，利用電容的儲能作用迅速為器件提供電流。正確的電容去耦可以提供一個低阻抗電源路徑，這是降低共模 EMI的關鍵。
　　3.2 接地
　　接地設計是減少整板EMI的關鍵。
　　●確定采用單點接地、多點接地或者混合接地方式。
　　●數字地、模擬地、噪聲地要分開，并確定一個合適的公共接地點。
　　●雙面板設計若無地線層，則合理設計地線網格很重要，應保證地線寬度>電源線寬度>信號線寬度。也可采用大面積鋪地的方式，但要注意在同一層上的大面積地的連貫性要好。
　　●對于多層板設計，應確保有地平面層，減小共地阻抗。
　　3.3 串接阻尼電阻
　　在電路時序要求允許的前提下，抑制干擾源的基本技術是在關鍵信號輸出端串入小阻值的電阻，通常采用22～33Ω的電阻。這些輸出端串聯小電阻能減慢上升/下降時間并能使過沖及下沖信號變得較平滑，從而減小輸出波形的高頻諧波幅度，達到有效地抑制EMI的目的。
　　3.4 屏蔽
　　●關鍵器件可以使用EMI屏蔽材料或屏蔽網。
　　●對關鍵信號的屏蔽，可以設計成帶狀線或在關鍵信號的兩側以地線相隔離。
　　3.5 擴頻
　　擴展頻譜（擴頻）的方法是一種新的降低EMI的有效方法。擴展頻譜是將信號進行調制，把信號能量擴展到一個比較寬的頻率范圍上。實際上，該方法是對時鐘信號的一種受控的調制，這種方法不會明顯增加時鐘信號的抖動。實際應用證明擴展頻譜技術是有效的，可以將輻射降低7到20dB。

3.6 EMI分析與測試
　　●仿真分析
　　完成PCB布線后，可以利用EM I仿真軟件及專家系統進行仿真分析，模擬EMC/EMI環境，以評估產品是否滿足相關電磁兼容標準要求。
　　●掃描測試
　　利用電磁輻射掃描儀，對裝聯并上電后的機盤掃描，得到PCB中電磁場分布圖（如圖3,圖中紅色、綠色、青白色區域表示電磁輻射能量由低到高），根據測試結果改進PCB設計。

　　4  小結
　　隨著新的高速芯片的不斷開發與應用，信號頻率也越來越高，而承載它們的PCB板可能會越來越小。PCB設計將面臨更加嚴峻的EMI挑戰，唯有不斷探索、不斷創新，才能使PCB板的EMC /EMI設計取得成功