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信號完整性是指信號在通過一定距離的傳輸路徑后在特定接收端口相對指定發(fā)送端口信號的還原程度。在討論信號完整性設計的性能時，如果指定不同的收發(fā)參考端口，就要用不同的指標來描述信號還原程度。通常情況下指定的收發(fā)參考端口是發(fā)送芯片輸出處及接收芯片輸入處的波形可測點，此時，主要使用上升/下降及保持時間等指標來描述信號還原程度。當指定的參考收發(fā)端口是信道編碼器輸入端及解碼器輸出端時，就要用誤碼率來描述信號還原程度。電源完整性是指系統(tǒng)供電電源在經(jīng)過一定的傳輸網(wǎng)絡后在指定器件端口相對該器件對工作電源要求的符合程度。同樣，對于同一系統(tǒng)中的同一個器件，如果指定的端口不同，那么對正常工作的電源要求也不同。通常情況下指定的器件參考端口是芯片電源及地連接引腳處的可測點，此時該芯片的手冊中應給出該端口處的相應指標，常用的有紋波大小或電壓最大偏離范圍。 

一個典型背板信號傳輸?shù)南到y(tǒng)示意圖如圖1所示。本文中系統(tǒng)一詞包含信號傳輸所需的所有相關(guān)硬件及軟件，包括芯片、封裝與PCB板的物理結(jié)構(gòu)，電源及電源傳輸網(wǎng)絡，所有相關(guān)電路實現(xiàn)以及信號通信所需的協(xié)議等。在設計時，需要硬件提供可制作的支撐及電信號有源/無源互聯(lián)結(jié)構(gòu)；需要軟件提供信號傳遞的傳輸協(xié)議以及數(shù)據(jù)內(nèi)容。但是，由于這些支撐與互聯(lián)結(jié)構(gòu)會對電信號的傳輸呈現(xiàn)出一定的頻率選擇性衰減，因此，會對信號及電源的完整性產(chǎn)生影響。同時，在相同的傳輸環(huán)境下，不同傳輸協(xié)議及不同數(shù)據(jù)內(nèi)容的表達方式具有不同的適應能力，因此，需要進一步根據(jù)實際的傳輸環(huán)境來選擇或優(yōu)化可行的傳輸協(xié)議及數(shù)據(jù)內(nèi)容表達方式。　 

　   圖1 背板信號傳輸?shù)南到y(tǒng)示意圖 

版圖完整性問題、分析與設計 

上述背板系統(tǒng)中的硬件支撐及無源互聯(lián)結(jié)構(gòu)基本上都在一種層疊平板結(jié)構(gòu)上實現(xiàn)。這種層疊平板結(jié)構(gòu)可以由3類元素組成：正片結(jié)構(gòu)、負片結(jié)構(gòu)及通孔。正片結(jié)構(gòu)有時也被稱為信號層，該層上的走線大多為不同邏輯連接的信號線或離散的電源線，在制版光刻中所有的走線都會以相同圖形的方式出現(xiàn)；負片結(jié)構(gòu)有時也被稱為平面層(細分為電源平面層和地平面層)，該層上基本是相同邏輯的一個或少數(shù)幾個連接(通常是電源連接或地連接)，用大面積敷銅的方式實現(xiàn)，在光刻工藝中用相反圖形來表示；通孔用來進行不同層之間的物理連接。目前的制造工藝中，芯片、封裝以及PCB板大多都是在類似結(jié)構(gòu)上實現(xiàn)的。 

版圖完整性設計的目標在于為系統(tǒng)提供足夠好的信號通路以及電源傳遞網(wǎng)絡。電流密度分布對于版圖完整性設計與分析有著重要的意義，這是因為電流密度可以直觀地顯示信號的寄生耦合位置以及強度，從而幫助版圖調(diào)試者有針對性地采取耦合或解耦方案。 

對于信號完整性來說，首要任務是保證信號通路在一定負載情況下呈現(xiàn)良好的匹配狀況，同時避免寄生耦合改變已設計好的匹配狀況。利用電磁場仿真不但可以準確地計算實際版圖結(jié)構(gòu)中信號通路的匹配狀況，也可以計算信號通路周圍結(jié)構(gòu)帶來的寄生耦合(如果周圍是信號線則通常被稱為串擾)，其強度可以直接表示為周圍走線或平面上感應所產(chǎn)生的電流密度，從而有助于優(yōu)化版圖結(jié)構(gòu)。除改變線距外，改變周圍其它電磁回路環(huán)境也會導致信號傳輸及串擾狀況的變化。比如，利用層與層之間的屏蔽可以改善原本放在頂層的走線信號傳輸或串擾性能。 

對于電源完整性來說，增加電源與地之間的容性耦合可以濾除電源中的交流波動。在實際應用中，往往采取加解耦電容的方法。電流密度的動態(tài)顯示可以幫助設計者直觀了解到電源網(wǎng)絡中產(chǎn)生振蕩現(xiàn)象的原因。從而幫助設計者確定加解耦電容的最佳位置。 

圖2中模擬了一種簡單的電源傳遞網(wǎng)絡，電源平面和地平面是規(guī)整的矩形，這有助于定性地驗證電磁場仿真結(jié)果。工作器件與供電電源分別連接在矩形的兩個對角上。假設工作器件對于該供電網(wǎng)絡的阻抗為20。利用電磁場仿真可以觀察電流從端口1流入，經(jīng)過該電源傳遞網(wǎng)絡再從端口2流出的損耗狀況。 

  圖2 簡單的電源傳遞網(wǎng)絡仿真   

仿真中用一個過孔在電源連接處短接電源平面與地平面來模擬接上電源的情況(假設電源內(nèi)阻很小可以忽略)。由仿真結(jié)果可知此電源傳遞網(wǎng)絡在1GHz頻段內(nèi)出現(xiàn)了3個主要諧振區(qū)域，分別在200MHz、500MHz以及1GHz附近。諧振區(qū)域的存在對于電源完整性會產(chǎn)生一定的影響：如果工作器件(以典型的CMOS器件為例)在諧振頻點上工作，會產(chǎn)生同樣頻點的電源電流需求，但是，由于存在諧振，從供電電源端到器件電源輸入端就會產(chǎn)生明顯的壓降，從而使工作器件上實際的工作電壓達不到預期值，導致器件性能惡化，甚至無法正常工作。解決上述問題的常用方法是加解耦電容，使電源網(wǎng)絡的諧振區(qū)遠離器件的工作頻率。通過電流密度分布的顯示可以了解振蕩原因，從而采取針對性方法。對上述電源網(wǎng)絡來說，可以加一個過孔來模擬解耦電容，并通過改變過孔的位置來觀察諧振模式及諧振點的變化，從而找到放置解耦電容的最佳位置。 

電路完整性設計與分析 

從TTL、GTL 到HSTL、SSTL以及 LVDS，目前芯片接口物理標準的演變反映了集成電路工藝的不斷進步，同時也反映了高速信號傳輸要求的不斷提高。從版圖完整性的分析過程可知，只有結(jié)合了互聯(lián)結(jié)構(gòu)兩端負載特性的仿真結(jié)果才具有實際意義，而負載特性是由其連接的電路特性所決定的，因此，在完整性設計中，了解這些接口標準是非常必要的。隨著傳輸速率的不斷增加，翻轉(zhuǎn)速率控制電路、驅(qū)動負載控制電路被廣泛使用，它們?yōu)橥暾栽O計者提供了更多的優(yōu)化空間。在具體的完整性分析中，電路設計者需要考慮這些控制的實際實現(xiàn)方式，因為它們會影響到電路的負載特性以及波形性能。另外，還需考慮芯片上解耦電容的實現(xiàn)。 

如圖3所示的電路仿真圖中包括了芯片、封裝及PCB板信號線互聯(lián)及電源互聯(lián)的等效模型。驅(qū)動電路和接收電路采用了IBIS模型(也可以用SPICE模型來替代)。利用該仿真電路，可以觀察到一個虛擬系統(tǒng)工作時任一點的信號波形或電源波動狀況。信號完整性通常關(guān)心的是時鐘信號的抖動以及信號波形的上升/下降/保持時間。將電路進行瞬態(tài)仿真后利用ADS2005A中內(nèi)含的眼圖工具可自動統(tǒng)計出各抖動分量的值。 

電源完整性通常關(guān)心的是工作器件所承受的實際電源電壓波動，即圖3中的Vchip。在實際分析中，系統(tǒng)集成設計的驗證者無法測到芯片內(nèi)部的電源端口，所以無法觀測到芯片端口的電源波動和地彈噪聲，只能發(fā)現(xiàn)封裝外引腳處測得的電源與地是相當穩(wěn)定的。但是，最終決定器件正常工作的電源應該是定義在芯片端口的，封裝端口的測量結(jié)果并不能反映出此時的電源完整性狀況。因此，需要芯片廠商提供封裝模型用來對芯片端口處的電源波動及地彈噪聲進行仿真。 

  圖3 簡化電路完整性仿真示意圖 

針對上述例子，進一步分別考慮在芯片內(nèi)部、封裝內(nèi)部以及PCB板加解耦電容，如圖4所示。用分別掃描解耦電容值的仿真方法來觀察解耦電容對電源完整性的影響。 

  圖4 仿真解耦電容效用的簡化原理圖 

仿真結(jié)果表明，加在PCB板上以及封裝內(nèi)的解耦電容并沒有明顯的作用，在芯片電路設計時增大I/O端口處的電容是最有效的方法。另外，還可以觀察到信號完整性與電源完整性的關(guān)聯(lián)性，改變不同解耦電容值后，不僅影響電源波動及地彈噪聲狀況，信號波形也發(fā)生了變化。對于對控制信號通路抖動要求較高的設計來說，還需要同時考慮電源完整性對抖動的影響。 

系統(tǒng)完整性設計與分析 

系統(tǒng)完整性設計與分析的必要性可以用一個簡單的例子來說明。圖2中的簡單電源傳遞網(wǎng)絡的仿真結(jié)果顯示，并不是在所有的頻點上都呈現(xiàn)出高阻抗。此時電源完整性與激勵信號的頻譜直接相關(guān)，如果在進行系統(tǒng)測試時的激勵信號避開3個諧振區(qū)，就不會呈現(xiàn)出高阻抗特性。因此，確定激勵信號的頻譜分布是分析與設計的前提。而激勵信號的頻譜分布根本上是由其數(shù)據(jù)內(nèi)容所決定的，最終將歸結(jié)于協(xié)議的設計。 

另一個更加實際的例子是目前電腦硬件接口由并行總線到串行總線的發(fā)展趨勢，如從PCI-X到PCI-E以及從ATA到SATA等。其中采用的信源及信道編碼技術(shù)，如時鐘擴頻、預加重技術(shù)等可以改善信號在特定環(huán)境中的傳輸性能。 

結(jié)合信號完整性與電源完整性的定義，對參考端口的選取需要滿足可測性原則，這對于工程實現(xiàn)或調(diào)試有著直接的意義。但對于設計鏈中不同位置上的設計者，可測性的含義并不相同。對于芯片設計者來說，芯片之間的互聯(lián)結(jié)構(gòu)可以設計特定測試芯片然后利用探針臺進行測試；但對于板級設計者來說，無法對手中的成品芯片甚至封裝中的互聯(lián)結(jié)構(gòu)特性進行測試。當信號完整性的參考端口是定義在信道解碼器輸出處時，誤碼率的測試是非常重要的。比如，對擴頻時鐘的分析，只有在相關(guān)解調(diào)器的輸出處才能比較信號傳輸?shù)馁|(zhì)量，測量將會用到誤碼儀，而在無法測試的環(huán)境下只能依賴于誤碼率仿真等方法。 

上述的幾種情況都要求在仿真分析中能夠集成考慮協(xié)議算法、電路結(jié)構(gòu)以及互聯(lián)結(jié)構(gòu)的影響，目前的仿真工具已經(jīng)可以滿足該需求。在針對已有系統(tǒng)的分析中，由于系統(tǒng)完整性分析所包含的因素非常多，再加上協(xié)議建模需要相當大的工作量，因此，比較實用的方法是直接測量協(xié)議碼流(利用邏輯分析儀等儀器)，并將之轉(zhuǎn)入到仿真平臺中作為電路的激勵。這種方法可以準確再現(xiàn)故障時的系統(tǒng)應用場景，有助于現(xiàn)場調(diào)試故障系統(tǒng)。解決方案如圖5所示。 

  圖5 結(jié)合測試建模的分析流程 

該分析流程同樣也可以用在設計流程中，用測試的方法直接獲取待分析接口的協(xié)議數(shù)據(jù)，用于電路設計與版圖設計的前期驗證，但是，在硬件尚未實現(xiàn)時，將會用規(guī)范或之前的經(jīng)驗值來與仿真結(jié)果比較。 

結(jié)語  

信號完整性與電源完整性系統(tǒng)分析與設計的根本需求來自于數(shù)據(jù)傳輸速率的快速增加，從而使得以前微秒(vs)量級的邊沿或保持時間減少到納秒(ns)甚至皮秒(ps)。如此高的帶寬需求使得僅考慮版圖級的解決方案已經(jīng)很難滿足系統(tǒng)正常工作的需求。另外，集成電路的工藝發(fā)展使得集成度大大提高，芯片上電流密度的急速增加使這個問題更加嚴重。由此有必要從整個系統(tǒng)設計開始就考慮信號完整性與電源完整性的問題。  

相應地，系統(tǒng)化仿真對于仿真工具也提出了新的挑戰(zhàn)，完整的仿真流程、方便的操作手段以及與測量的緊密結(jié)合才能夠快速有效地解決完整性問題。