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本文簡要介紹了cadence原理圖的設計過程，希望能對初學者有所幫助。

一.建立一個新的工程

在進行一個新的設計時，首先必須利用Project Manager 對該設計目錄進行配置，使該目錄具有如下的文件結構。

下面舉例說明：

啟動Project Manager

Open: 打開一個已有Project .

New :建立一個新的Project . 點擊New 如下圖:

cadence 將會以你所填入的project name 如：myproject 給project file 和design library 分別命名為myproject.cpm 和myproject.lib

點擊 下一步

Available Library：列出所有可選擇的庫。包括cadence 自帶庫等。

Project Library：個人工程中將用到的所有庫。如myproject_lib

點擊 下一步

點擊 下一步

點擊Finish 完成對設計目錄的配置。

為統一原理圖庫，所有共享的原理圖庫統一放在CDMA 硬件討論園地----PCB 設計專欄內。

其中： libcdma 目錄為IS95 項目所用的器件庫。libcdma1 目錄為IS95 項目之后所用的器件庫。

每臺機器上只能存放一套共享的原理圖庫，一般指定放在D：盤的根目錄下，即：D：libcdma , D：libcdma1 ...

* 注意：設計開始時，應該首先將機器上的庫與共享的原理圖庫同步。

下面介紹如何將共享庫加入到自己的工程庫中。

點擊 Edit 編輯cds.lib 文件。添入以下語句:

define libcdma d:libcdma

define libcdma1 d:libcdma1

則庫libcdma , libcdma1 被加入Availiable Library 項內。如下圖：

點擊Add 依次將庫libcdma , libcdma1 加入右邊自己的工程庫中。

另：可通過右端 Up, Down 鍵排列庫的優先級。

以上的準備工作完成后，即可進入Concept-HDL 環境進行原理圖的繪制。

二.原理圖的設計

點擊Design Entry 進入 Concept-HDL

Concept-HDL 是Cadence 的電路原理圖設計輸入環境，下圖為Concept-HDL 的目錄結構：

在concept 中電路原理圖的設計流程如下：

下面就流程的各個部分做簡單介紹。

◎1. Adding parts

使用Component---add 命令在原理圖中加元器件。

▲注意：為避免調出的元器件連線錯位。柵格設置： 柵格為50mil 柵格顯示為100mil

首先應放入公司的標準圖框(libcdmaFrameA1---A4,A4plus)，再在圖框內添加所需器件。

其中介紹兩個命令：

▲ Version ---- 改變元器件符號版本

▲ Section ---- 指定邏輯元器件在物理封裝中的位置。并顯示pin_number.

如下圖：

▲ Replace ------ 元件替換。指用一個元件替換圖中的另一個元件。

由于涉及到出料單的問題。放置器件(尤其是分立元件)時請按照《CDMA 硬件部原理圖設計規范》去做。對含有PPT 信息的器件(PPT 
表包含有器件的材料代碼和封裝信息)，可以按下圖，選擇以Physical 方式從PPT 中調入器件。

◎2. Adding wires

a.使用Wire ---- Draw 命令可在連線的同時，對該線網加信號名。

▲ 靠近需要連線的元件管腳處，使用shift + right 鍵可以準確快捷地捕捉pin 腳并連線。

b.使用Wire ---- Route 命令可自動完成點到點連線。

◎3. Naming wires

Concept—HDL 可以通過相同信號名自動建立兩個線網的連接關系。

使用Wire ---- signame 命令可標記一根線網

使用Text ---- change 命令改正和重新命名信號名。

a.總線

總線的信號名格式為〈msb..lsb>,msb 指總線的最高位。Lsb 指總線的最低位。

當為某根線網定義了總線格式的信號名后,該線將自動加粗，有別于單根信號線。

▲ Bus tap:給拆分出的總線各信號線編號，以便定義每條信號線的連接關系。

b. 邏輯低

在concept—HDL 中，信號名加后綴---"*"表示邏輯低信號。

◎4.添加屬性(Property,attribute)

指給元件和信號線添加各種屬性。下面僅介紹幾個通常給元件添加的屬性。

a. LOCATION:定義邏輯元件的物理封裝編號。如d1,r5,l3…

b. JEDEC_TYPE:定義了一個邏輯元件的物理封裝。原理圖中如無此定義或pack_type定義，則采用元件的缺省封裝。

c. POWER_GROUP:定義元件的可替換電源。如：power_group=vddh=vcc3.3v

d. PNUMBER:添入Step2000 內的材料代碼。如：PNUMBER=材料代碼值

▲ Display ---- Attachments : 顯示屬性依附關系。

▲ Text ---- Reattach : 屬性的重新連接。可通過此命令給屬性重新指定附屬實體。

◎5. 其它便捷作圖命令

▲ Group ---- 組操作。用好group 命令可以提高畫圖效率。

a. 在原理圖中框出要定義為一個組的所有元素。

b. 使用Group ---- Copy All(Copy)或Move 命令對該組進行操作。需要注意的是Copy All 命令可將元件，連線以及連線屬性全部復制，而Copy 無法復制連線屬性。

◆如果你想跨頁拷貝，可新建一個窗口，重復a,b 兩個步驟，將要復制的組拷入新建窗口內。

◆ 為使圖紙清晰，干凈。有時需隱藏一些屬性。如：path，可使用Goup--Create--ByExpression 并輸入path，再選擇Group—Property Display—Invisible 即可。

▲ Global Find ---- 查找命令。你可以通過某個元器件序號或某個網絡名在復雜的原理圖中將之迅速定位。如下圖查找D10.

或選擇Net 框，通過網絡名，即可快速定位該網絡。如下圖：

◎6. 存盤

完成原理圖的繪制后，將原理圖存盤。

三 . 用Checkplus 工具，對原理圖進行檢查。

回到Project Manager 窗口，選擇Tools --- Checkplus.如下圖：

選擇其中不同項，可對原理圖進行相應檢查，如上圖即可檢查單節點等。當發生錯誤時，再回到Concept-HDL 環境，使用Tools---Markers 對錯誤進行定位并改之。

四.層次化設計：

隨著電路設計逐漸趨于模塊化以及設計復雜性的提高，層次化設計越來越多地被采用。層次化設計就是采用模塊的方法，將一個設計嵌入到另一個設計中。這樣設計出的原理圖層次清晰，而且由模塊描述的電路，更容易被復制和重新利用。

它的文件目錄結構如下：

進行層次化設計需注意以下事項：

1..sch 和.sym 文件名必須相同。如：module1.sch 和module1.sym

2..sch 圖中的I/O 信號名必須和相應的.sym 圖中的管腳名相同。

3.I/O 信號必須具有如下端口符號：

Inport

Outport

Ioport

▲▲注意：上述三個端口符號與出入頁信號OFFPAGE 是兩種不同的符號。

4.在層次化設計中，有三種不同的信號類型：

Local：局域信號在一個模塊設計中是唯一的。不同模塊中的相同信號名并不相連。

Global：全局信號用于不同模塊中的相同功能管腳(如：電源，地)之間的連接。通常表示為：信號名G。

Interface：I/O 信號，用于告訴其他模塊(或設計)，這些信號通過端口符號連接在原理圖中。

5.為區別原理圖器件符號和模塊符號，模塊符號統一使用下圖所示式樣：

通過一個簡單實例介紹產生層次化設計的兩種方法：

例如：

1. TOP-DOWN 方法

A.產生頂層原理圖TOP.SCH.1.1:

a. 在top.sch.1.1 原理圖中使用Block---add 添加代表模塊的符號block1,

用Block----rename 命令將其改名為module1

用Block----strecth 改變其大小,如下圖：

b. 用Block----add pin 給其添加pin

其中：

Input pin：A , EN

Output pin： B

如下圖：

c.完成該頁原理圖后，選擇File---save

B.產生模塊module1 的原理圖：

a.File ---- Open

點擊Open,進入module1.sch.1.1 編輯環境,如下圖：

b.繪制module1 的原理圖：

▲ 注意：module1.sch 圖中的信號名必須和相應的module1 中的管腳名相同。

c.選擇File----save

此時即通過TOP—DOWN 方法完成一個層次化設計。

當你重新打開頂層原理圖(即top.sch.1.1)，雙擊module1 模塊即會進入下一層原理圖。(即:module1.sch.1.1)。

2. DOWN-TOP 方法

A.生成底層設計,如上圖(MODULE1.SCH.1.1)

B.生成模塊符號。

在Concept-HDL 環境中選擇Tools---Generate View,并點擊Generate 即產生module1 的模塊符號,如下：

C. 在頂層原理圖中，調入module1 模塊符號，如下圖：

D.完成頂層原理圖后，存盤。

此時即用DOWN—TOP 方法完成一個層次化設計,也可通過雙擊頂層模塊進入下層設計。

五.用Packager-XL 生成網表文件。

Packager-XL 的輸出文件示意圖如下：

Pstback.dat:反標注文件。

Pxl.log:報告文件。

Pstchip.dat:原理圖中元件的物理封裝說明。

Pstxprt.dat:邏輯元件與其物理元件之間對應關系的文件。

Pstxnet.dat:網表文件。

Pxl.state:狀態文件。

Pxl.mkr:錯誤定位文件。

在Concept-HDL 環境下，點擊File---Export Physical。或Project Manager 環境中按DESIGN SYNC 按鈕。并選擇Export Physical.如下圖：

若package 成功,將生成網表文件。否則，修改錯誤直至打包成功。

六.Back Annotate ---- 反標注

在packager 完成后和pcb 板完成后，一般要對電路原理圖進行反標注，以使pcb 與原理圖保持一致。經過反標后，軟件會自動給每個元器件賦予一個序號。如$location=d1…,無需手工給元器件加序號。

七.Packager Utilities

1. Tools --- Packager Utilities --- Bill Of Material 生成料單.

2.Tools --- Packager Utilities --- Netlist Report 可查看網表.